日前，Cadence推出其新一代验证计算平台PalladiumXPII，容量扩展至23亿门。根据Cadence公司介绍，新产品与上一代的PalladiumXP相比，具有更高的性能、更大的容量、更快的上载速度和增强的调试能力。不仅是Cadence，其他几家主要的EDA公司也在不断强化在硬件仿真器市场的开发力度。2012年Synopsys公司宣布的一项重要收购，便是对仿真工具供应商EVE的收购。合并EVE公司后得到的ZeBu硬件辅助验证产品线，将会拓宽Synopsys的验证产品市场，改善其在硬件仿真市场相对弱势的地位，使得Synopsys具备与Cadence的Palladium硬件-软件验证计算平台一争高低的能力。而Mentor更是不甘落后，于2012年4月推出了高速多功能硬件加速仿真器Veloce，也具有相当高的仿真性能。
全球三大EDA公司均已涉足硬件仿真器市场，并展开激烈竞争。
设计验证将以IP为主
20年前设计以门为主，现在以IP为主，IP的复用技术成为推动验证方法演变的重要因素。
随着设计验证重要性的提升、IC复杂度的提高，高效的设计验证方法工具的设计开发思路也在发生着演变。
首先，随着IP模块化的发展，设计验证开始以IP为主。对此，Cadence全球销售兼系统与验证部门资深副总裁黄小立表示，IP的复用技术是推动验证方法演变的重要因素。SoC产品虽然意味着更好的电路时序和更高的可靠性，但同时SoC也意味着更复杂的逻辑。系统的复杂度决定了不可能简单地将各个IP模块集成起来就完成了SoC设计。因此，如何更快更好地完成验证工作成为目前业界非常关注的话题之一。20年前设计以门为主，现在以IP为主。若以门为主，一个“与门”一个“或门”，很简单就可以辨别。而以IP为主，就会产生新的问题——核难以辨别，如何验证核、如何将其准确体现在SoC里、如何在SoC里面验证和优化，这些均与以门为主的验证完全不同，所以必须大力加速提供核的组合。另外，还要提供全面的验证模块，如果购买USB、PCR等，这些核都需要外部仿真验证。
其次，高速度、高性能、高容量成为对仿真工具的重要要求。RajivMaheshwary表示，21世纪后网络应用推动设计复杂性上升到更高水平。ASIC的门数量已达到1000万或更多，IP模块的采用也越来越多。这种情况使得更加先进的验证技术，如各种高级测试平台、约束随机验证法和断言等成为提升“验证覆盖率”的关键。下一代SoC验证技术需要大幅提升验证性能和容量，能够提供先进和直观的调试技术以帮助工程师快速分析海量数据，并找出设计问题，能够提供全面、成熟、快速、高效和即时的验证IP，并为设计团队提供软硬件联合验证方案，帮助他们开发代码和硬件，并让这一切在统一的平台上实现。
最后，软件在芯片中的比例和重要性上升也导致设计验证的复杂化。黄小立表示，因为现在终端产品真正形成差异化的是软件，每家公司有不同的软件方法，哪怕运行在同一硬件平台上，各家软件还是有差异的。因此，设计验证必须发展至软件层级。
